СИНТЕЗ САМОПРОВЕРЯЕМЫХ ДИСКРЕТНЫХ УСТРОЙСТВ НА ОСНОВЕ ЛОГИЧЕСКОЙ КОРРЕКЦИИ СИГНАЛОВ С ПРИМЕНЕНИЕМ РАВНОВЕСНОГО КОДА “1 ИЗ 3”

Обложка

Цитировать

Полный текст

Открытый доступ Открытый доступ
Доступ закрыт Доступ предоставлен
Доступ закрыт Доступ платный или только для подписчиков

Аннотация

Решается задача построения самопроверяемых дискретных устройств со схемами встроенного контроля, реализованными на основе логической коррекции сигналов с применением равновесных кодов “1 из 3”. При этом выходы объекта диагностирования разбиваются на группы по три выхода в каждой и организуются отдельные подсхемы встроенного контроля по коду “1 из 3” с последующим сжатием контрольных сигналов на базе пирамидального подключения модулей сжатия парафазных сигналов. Особенностью использованного подхода является преобразование сигналов со всех трех выходов из контролируемой группы в схеме встроенного контроля, а не двух, как это предполагалось в более ранних исследованиях. Такой подход позволяет получить более 6 тыс. вариантов организации схем встроенного контроля в отличие от ранее известных двух. Описана методика получения функциональной зависимости между значениями на выходах блока вычисления функций коррекции и объекта диагностирования. Выражения для вычисления функций коррекции сигналов составляются с учетом необходимости формирования тестов для всех элементов преобразования и тестера кода “1 из 3”. Наличие такой зависимости существенно упрощает процедуру синтеза самопроверяемого устройства. В качестве примера установлена такая зависимость между значениями на выходах блока вычисления функций коррекции и объекта диагностирования, которая дает возможность вычисления функции коррекции сразу же двух выходов в контролируемой группе, что упрощает блок вычисления значений функций коррекции. Приведен пример синтеза схемы встроенного контроля по предложенному способу. Даны некоторые экспериментальные подтверждения эффективности способа синтеза самопроверяемых дискретных устройств. Полученные результаты могут эффективно использоваться на практике при разработке и проектировании самопроверяемых дискретных устройств на различной элементной базе.

Об авторах

Д. В. Ефанов

Санкт-Петербургский политехнический ун-т Петра Великого; Российский университет транспорта (МИИТ)

Автор, ответственный за переписку.
Email: TrES-4b@yandex.ru
Санкт-Петербург, Россия; Москва, Россия

Список литературы

  1. Bennetts R.G. Design of Testable Logic Circuits. Boston: Addison-Wesley Publishers Limited, 1984. 164 p.
  2. Согомонян Е.С., Слабаков Е.В. Самопроверяемые устройства и отказоустойчивые системы. М.: Радио и связь, 1989. 208 с.
  3. Ланцов В.Н., Мосин С.Г. Современные подходы к проектированию и тестированию интегральных микросхем. Владимир: Изд-во Владимирск. гос. ун-та, 2010. 285 с.
  4. Gharibi W., Hahanov V., Chumachenko S., Litvinova E., Hahanov I., Hahanova I. Vector-Logic Computing for Faults-As-Address Deductive Simulation // IAES Intern. J. Robotics and Automation (IJRA). 2023. V. 12. № 3. P. 274–288. https://doi.org/10.11591/ijra.v12i3.pp274–288.
  5. Hahanov V., Litvinova E., Davitadze Z., Chumachenko S., Devadze Z., Abdullaev V.H. Truth Table Based Intelligent Computing // 31st Intern. Conf. Mixed Design of Integrated Circuits and System (MIXDES). Gdansk, Poland, 2024. https://doi.org/10.23919/MIXDES62605.2024.10614035.
  6. Drozd A., Kharchenko V., Antoshchuk S., Sulima J., Drozd M. Checkability of the Digital Components in Safety-Critical Systems: Problems and Solutions // Proc. 9th IEEE East-West Design & Test Sympos. (EWDTS’2011). Sevastopol, Ukraine, 2011. P. 411–416. https://doi.org/10.1109/EWDTS.2011.6116606.
  7. Drozd O., Perebeinos I., Martynyuk O., Zashcholkin K., Ivanova O., Drozd M. Hidden Fault Analysis of FPGA Projects for Critical Applications // Proc. IEEE Intern. Conf. on Advanced Trends in Radioelectronics, Telecommunications and Computer Engineering (TCSET). Lviv-Slavsko, Ukraine, 2020. P. 142. https://doi.org/10.1109/TCSET49122.2020.235591.
  8. Закревский А.Д., Поттосин Ю.В., Черемисинова Л.Д. Логические основы проектирования дискретных устройств. М.: Физматлит, 2007. 592 с.
  9. Пархоменко П.П., Согомонян Е.С. Основы технической диагностики (оптимизация алгоритмов диагностирования, аппаратурные средства). М.: Энергоатомиздат, 1981. 320 с.
  10. Goessel M., Graf S. Error Detection Circuits. London: McGraw-Hill, 1994. 261 p.
  11. Аксёнова Г.П. Метод синтеза схем встроенного контроля для автоматов с памятью // АиТ. 1973. №2. С. 109–116.
  12. Göessel M., Ocheretny V., Sogomonyan E., Marienfeld D. New Methods of Concurrent Checking: Ed. 1. Dordrecht: Springer Science+Business Media B.V., 2008. 184 p.
  13. Сапожников В.В., Сапожников Вл.В., Ефанов Д.В. Коды Хэмминга в системах функционального контроля логических устройств. СПб.: Наука, 2018, 151 с.
  14. Сапожников В.В., Сапожников Вл.В., Ефанов Д.В. Коды с суммированием для систем технического диагностирования. Т. 1. Классические коды Бергера и их модификации. М.: Наука, 2020. 383 с.
  15. Сапожников В.В., Сапожников Вл.В., Ефанов Д.В. Коды с суммированием для систем технического диагностирования. Т. 2. Взвешенные коды с суммированием. М.: Наука, 2021. 455 с.
  16. Nicolaidis M., Zorian Y. On-Line Testing for VLSI – А Compendium of Approaches // J. Electronic Testing: Theory and Application (JETTA). 1998. V. 12. Iss. 1–2. P. 7–20. https://doi.org/10.1023/A:1008244815697.
  17. Mitra S., McCluskey E.J. Which Concurrent Error Detection Scheme to Choose?” // Proc. Intern. Test Conf., USA, Atlantic City, NJ, 2000. P. 985–994. https://doi.org/10.1109/TEST.2000.894311.
  18. Sahana A.R., Chiraag V., Suresh G., Thejaswini P., Nandi S. Application of Error Detection and Correction Techniques to Self-Checking VLSI Systems: An Overview // Proc. IEEE Guwahati Subsection Conf. (GCON). Guwahati, 2023. https://doi.org/10.1109/GCON58516.2023.10183449.
  19. Goessel M., Saposhnikov Vl., Saposhnikov V., Dmitriev A. A New Method for Concurrent Checking by Use of a 1-out-of-4 Code // Proc. 6th IEEE Int. On-line Testing Workshop. Palma de Mallorca, Spain, 2000. P. 147–152.
  20. Сапожников В.В., Сапожников Вл.В., Дмитриев А.В., Морозов А.В., Гессель М. Организация функционального контроля комбинационных схем методом логического дополнения // Электронное моделирование. 2002. Т. 24. № 6. С. 52–66.
  21. Гессель М., Морозов А.В., Сапожников В.В., Сапожников Вл.В. Контроль комбинационных схем методом логического дополнения // АиТ. 2005. №8. С. 161–172.
  22. Ефанов Д.В., Елина Е.И. Синтез самопроверяемых цифровых устройств на основе логической коррекции сигналов с применением взвешенных кодов Боуза – Лина // Проблемы управления. 2024. №4. С. 26–43. http://doi.org/10.25728/pu.2024.4.3.
  23. Аксёнова Г.П. Необходимые и достаточные условия построения полностью проверяемых схем свертки по модулю 2 // АиТ. 1979. №9. С. 126–135.
  24. Сапожников В.В., Сапожников Вл.В. Самопроверяемые дискретные устройства. СПб.: Энергоатомиздат, 1992. 224 с.
  25. Сапожников В.В., Сапожников Вл.В. Самопроверяемые тестеры для равновесных кодов // АиТ. 1992. № 3. С. 3–35.
  26. Гессель М., Морозов А.В., Сапожников В.В., Сапожников Вл.В. Логическое дополнение – новый метод контроля комбинационных схем // АиТ. 2003. №1. С. 167–176.
  27. Efanov D., Sapozhnikov V., Sapozhnikov Vl. Methods of Organization of Totally Self-Checking Concurrent Error Detection System on the Basis of Constant-Weight “1-out-of-3”-Code // Proc. 14th IEEE East-West Design & Test Sympos. (EWDTS’2016). Yerevan, Armenia, 2016. P. 117–125. https://doi.org/10.1109/EWDTS.2016.7807622.
  28. Сапожников В.В., Сапожников Вл.В., Ефанов Д.В. Построение полностью самопроверяемых структур систем функционального контроля с использованием равновесного кода “1 из 3” // Электронное моделирование. 2016. Т. 38. №6. С. 25–43.
  29. Sapozhnikov V., Sapozhnikov Vl., Efanov D., Pivovarov D. Self-Checking Concurrent Error Detection System Design Based on Boolean Complement Method to “1 out of 3” Code with Hardware Cost Optimization // Proc. 16th IEEE East-West Design & Test Sympos. (EWDTS’2018). Kazan, Russia, 2018. P. 164–169. https://doi.org/10.1109/EWDTS.2018.8524695.
  30. Das D.K., Roy S.S., Dmitiriev A., Morozov A., Gössel M. Constraint Don’t Cares for Optimizing Designs for Concurrent Checking by 1-out-of-3 Codes // Proc. 10th Intern. Workshops on Boolean Problems, Freiberg, Germany, 2012. P. 33–40.
  31. Collection of Digital Design Benchmarks [электронный ресурс]. Режим доступа: https://ddd.fit.cvut.cz/www/prj/Benchmarks/ (дата обращения – 01.07.2025 г.).
  32. Sentovich E.M., Singh K.J., Moon C., Savoj H., Brayton R.K., Sangiovanni-Vincentelli A. Sequential Circuit Design Using Synthesis and Optimization // Proc. IEEE Intern. Conf. on Computer Design: VLSI in Computers & Processors. Cambridge, MA, USA, 1992. P. 328–333. https://doi.org/10.1109/ICCD.1992.276282.
  33. Efanov D.V., Sapozhnikov V.V., Sapozhnikov Vl.V. Organization of a Fully Self-Checking Structure of a Combinational Device Based on Searching for Groups of Symmetrically Independent Outputs // Automatic Control and Computer Sciences. 2020. V. 54. Iss. 4. P. 279–290. https://doi.org/10.3103/S0146411620040045.
  34. Ефанов Д.В. Синтез самопроверяемых вычислительных устройств на основе полной системы особых групп выходов объекта диагностирования // Изв. вузов. Приборостроение. 2023. Т. 66. №5. С. 355–372. https://doi.org/10.17586/0021-3454-2023-66-5-355-372.
  35. Sogomonyan E.S., Gössel M. Design of Self-Testing and On-Line Fault Detection Combinational Circuits with Weakly Independent Outputs. J. Electronic Testing: Theory and Applications. 1993. V. 4. Iss. 4. P. 267–281. https://doi.org/10.1007/BF00971975.
  36. Matrosova A.Yu., Ostanin S.A. Self-Checking Synchronous Sequential Circuit Design for Unidirectional Error // Proc. IEEE European Test Workshop (ETW’98). Sitges, Barcelona, Spain, 1998.
  37. Saposhnikov V.V., Morosov A., Saposhnikov Vl.V., Göessel M. A New Design Method for Self-Checking Unidirectional Combinational Circuits // J. Electronic Testing: Theory and Applications. 1998. V. 12. Iss. 1–2. P. 41–53. https://doi.org/10.1023/A:1008257118423.

Дополнительные файлы

Доп. файлы
Действие
1. JATS XML

© Российская академия наук, 2025